SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes

As semiconductor manufacturing advances toward sub-2nm nodes, local place-and-route (P&R) design-rule violation (DRV) fixing is increasingly limited by complex rule interactions, dense multi-layer routing geometries, and foundry-specific constraints. While Large Language Models (LLMs) have recently demonstrated strong capabilities in EDA scripting and documentation, their application to visual layout understanding remains largely unexplored: diagnosing DRC violations from layout imagery demands precise geometric reasoning and foundry-specific rule knowledge absent from general-purpose VLM training. We propose SCALE, a framework with a self-supervised layout-generation stage for local DRV fixing at advanced nodes. Multi-layer layout geometry is serialized into structured text, and a fine-tuned language model learns to reconstruct randomly masked polygons from surrounding BEOL context alone without violation labels. At inference, natural-language rule constraints and high-temperature sampling steer generation toward diverse, violation-prone layout variants validated by an industrial signoff DRC checker, producing DRC-annotated layout--violation pairs used to fine-tune a domain-adapted DRC-VLM. This VLM provides rule-aware geometric guidance for local DRV repair, boosting state-of-the-art agents' solve rates by +12--25% (up to 97%) on 100 real sub-2nm cases spanning enclosure, spacing, width, and color-spacing violations.

한 줄 요약

SCALE은 sub-2nm 노드에서 자동 P&R DRV 수정을 위한 자기감독적 레이아웃 생성과 도메인 적응 VLM 기반의 프레임워크이다.

핵심 기여도

SCALE 프레임워크를 제안하여, 레이아웃-위반 쌍을 생성하는 자기감독 학습 파이프라인을 구축.
DRC-VLM이라는 도메인 적응된 VLM을 통해 실제 sub-2nm 레이아웃에서 DRV 수정 성능을 기존 최고 기준 대비 최대 +25% 향상.
100개 실제 사례에서 97%까지의 해결률 달성 (enclosure, spacing, width, color-spacing 등).
기존 기반의 rule-by-rule 접근 방식을 대체하는 데이터 기반 도메인 적응 전략 제시.

핵심 아이디어

SCALE은 기존 VLM이 시각 레이아웃에서 정확한 DRC 위반을 인식하지 못하는 문제를 해결하기 위해, 레이아웃-위반 쌍을 생성하는 자기감독 학습 파이프라인을 도입한다. 이는 레이아웃의 후단(BEOL) 맥락만을 사용하여 마스킹된 다각형을 재구성하는 방식으로, 레이블 없이도 다양한 위반 사례를 생성한다. 생성된 데이터는 DRC-VLM이라는 도메인 적응된 VLM으로 학습되어, 실제 레이아웃에서 위반을 정확히 분석하고 수정을 유도한다. 이는 기존 자동 수정 엔진이 조건부 규칙을 처리하지 못하는 문제를 해결한다.

기술적 접근법

**SCALE 프레임워크**: 레이아웃의 BEOL 맥락만을 기반으로 마스킹된 다각형을 재구성하는 LLM 기반 파이프라인.
**DRC-VLM**: 생성된 레이아웃-위반 쌍을 기반으로 학습된 도메인 적응 VLM.
**자연어 제약 조건**: 추론 시 높은 온도 샘플링과 함께 자연어 제약 조건을 사용하여 위반 유발 레이아웃 생성.
**인더스트리 DRC 체커**: 생성된 레이아웃을 검증하여 DRC-어노테이션 데이터 생성.
**하이퍼파라미터**: 높은 온도 샘플링을 사용하여 다양성을 확보.

주요 결과

100개 실제 sub-2nm 레이아웃 사례에서 DRC-VLM 가이드가 기존 최고 기준 대비 +12–25%의 해결률 향상.
최대 97%의 해결률 달성 (enclosure, spacing, width, color-spacing, area 등).
생성된 레이아웃-위반 쌍은 실제 산업 DRC 체커로 검증됨.
기존 기반의 rule-by-rule 엔진 대비 훨씬 더 높은 규칙 커버리지와 위반 유형 다양성 보장.

의의 및 한계

SCALE은 sub-2nm 노드에서 복잡한 조건부 규칙을 처리하는 새로운 데이터 기반 접근법을 제시하며, 기존 엔진이 커버하지 못하는 복잡한 DRV를 해결할 수 있는 가능성을 보여준다. 특히, 레이아웃-위반 데이터가 부족한 문제를 자기감독 학습으로 해결함으로써 도메인 적응 VLM의 활용 가능성을 확장한다. 그러나 생성된 데이터가 실제 산업 레이아웃에만 제한되며, 대규모 네트 레벨 수정에는 적용되지 않음.

실용적 활용

SCALE은 반도체 설계 업계에서 자동 P&R DRV 수정을 위한 도구로 활용 가능하며, 특히 sub-2nm 노드에서 복잡한 조건부 규칙을 처리하는 데 유용하다. 또한, 다른 EDA 작업(예: 레이아웃 재설계, 패턴 분석)에도 확장 가능하다.